Calcul de Wp et Wn semiconducteur
Calculez rapidement les largeurs de transistors PMOS et NMOS pour équilibrer la force de tirage en technologie MOS. Le principe utilisé ici est l’égalisation de la conductance relative avec la relation classique Wp/Wn ≈ μn/μp lorsque la longueur de canal et Cox sont identiques.
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Guide expert du calcul de Wp et Wn en semiconducteur
Le calcul de Wp et Wn semiconducteur fait partie des fondations du dimensionnement CMOS. Dès qu’un concepteur doit équilibrer un inverseur, une porte logique ou un chemin critique, il s’intéresse à la largeur des transistors PMOS et NMOS. Dans une approche pédagogique, on note généralement Wn la largeur du transistor NMOS et Wp la largeur du transistor PMOS. Le but n’est pas seulement d’obtenir un schéma fonctionnel, mais de garantir des temps de transition cohérents, une bonne marge de bruit, une consommation contrôlée et un comportement prédictible sur silicium.
Dans un MOSFET, le courant de conduction dépend notamment de la mobilité des porteurs, du rapport W/L, de la capacité d’oxyde et des tensions appliquées. Si l’on simplifie le problème et que l’on suppose un même processus, une même longueur de canal et une même capacité d’oxyde pour le PMOS et le NMOS, alors la différence majeure entre les deux vient de la mobilité électronique μn et de la mobilité des trous μp. Comme la mobilité des électrons est souvent supérieure à celle des trous dans le silicium, le NMOS est naturellement plus conducteur à largeur égale. Pour compenser, on augmente la largeur du PMOS. Cette idée conduit à la règle pratique la plus connue du design CMOS :
Pourquoi ce calcul est important en conception numérique
Un inverseur mal dimensionné provoque des montées et descentes déséquilibrées. Si le PMOS est trop petit, la transition vers l’état haut sera plus lente. Si le NMOS est trop petit, la décharge de la capacité de sortie sera pénalisée. Ce déséquilibre impacte plusieurs paramètres :
- le temps de propagation montant et descendant ;
- la forme des fronts, donc le bruit et les risques de timing ;
- le point de commutation de l’inverseur ;
- la consommation dynamique liée à la charge et décharge des nœuds ;
- la surface occupée dans la bibliothèque standard cells ou le full custom.
Dans une chaîne logique, une petite erreur de ratio peut se cumuler à travers plusieurs étages. Les ingénieurs utilisent donc un premier calcul analytique, comme celui de ce calculateur, avant de valider finement par simulation SPICE. Cette séquence de travail reste extrêmement courante : estimation théorique, sizing initial, simulation, ajustement, puis validation PVT.
Formule pratique du calcul de Wp et Wn
En première approximation, on écrit la force de conduction relative d’un transistor comme proportionnelle à μ × (W/L). Si l’on souhaite que le PMOS compense le NMOS, il faut donc imposer :
- μn × (Wn/L) ≈ μp × (Wp/L)
- si L est identique des deux côtés, alors μn × Wn ≈ μp × Wp
- d’où Wp/Wn ≈ μn/μp
Ce résultat est simple, mais très puissant. Prenons un exemple en silicium à température ambiante avec μn = 1350 cm²/Vs et μp = 480 cm²/Vs. On obtient :
Wp/Wn = 1350 / 480 ≈ 2,81
Autrement dit, si votre NMOS mesure 1,00 µm, le PMOS de départ peut être choisi à environ 2,81 µm. En pratique, un concepteur arrondira parfois à 2,8 µm, 3,0 µm ou adoptera le ratio imposé par la grille de placement ou la bibliothèque logique.
Statistiques comparatives des mobilités selon le matériau
Le ratio Wp/Wn dépend fortement du matériau et de la physique des porteurs. Le tableau ci-dessous résume des ordres de grandeur classiques à 300 K pour plusieurs semiconducteurs courants. Ces valeurs peuvent varier selon le dopage, l’orientation cristalline, la qualité du matériau et le champ électrique, mais elles fournissent une base très utile pour le pré-dimensionnement.
| Matériau | Mobilité électrons μn (cm²/Vs) | Mobilité trous μp (cm²/Vs) | Ratio μn/μp | Wp/Wn de départ |
|---|---|---|---|---|
| Silicium (Si) | 1350 | 480 | 2,81 | Environ 2,8 |
| Germanium (Ge) | 3900 | 1900 | 2,05 | Environ 2,1 |
| Arséniure de gallium (GaAs) | 8500 | 400 | 21,25 | Très élevé, peu adapté au CMOS symétrique classique |
Ce tableau montre immédiatement pourquoi le silicium s’est imposé dans le CMOS moderne. Il présente un compromis favorable entre fabrication, qualité d’oxyde, intégration et mobilités utiles. Le germanium offre de très bonnes mobilités, tandis que le GaAs présente une dissymétrie marquée entre électrons et trous, ce qui complique le dimensionnement d’un CMOS équilibré au sens traditionnel.
Ratios réellement observés en technologies CMOS modernes
Dans les nœuds avancés, le ratio optimal n’est pas toujours identique au simple rapport des mobilités de bas champ. Les effets de strain engineering, les structures FinFET, le confinement, les tensions de seuil ciblées et la quantification du courant effectif modifient l’équilibre. C’est pourquoi les bibliothèques standard cells et les PDK proposent souvent des tailles PMOS/NMOS résultant d’une optimisation timing plus complexe.
| Famille de technologie | Plage indicative de ratio Wp/Wn | Observation pratique |
|---|---|---|
| CMOS planaire bulk 180 nm à 65 nm | 2,2 à 3,0 | Le ratio basé sur le silicium classique reste souvent pertinent |
| CMOS planaire strain 45 nm à 28 nm | 1,8 à 2,4 | Le strain améliore souvent le PMOS et réduit la dissymétrie |
| FD-SOI 22 nm à 12 nm | 1,6 à 2,2 | Le biasing du corps permet des optimisations plus fines |
| FinFET 16 nm à 7 nm | 1,4 à 2,0 | Le nombre d’ailettes et l’architecture dominent le dimensionnement |
Ces statistiques de terrain ne remplacent pas une extraction SPICE ni les modèles BSIM du fondeur, mais elles illustrent une réalité importante : la formule Wp/Wn ≈ μn/μp est un excellent point de départ, pas nécessairement le point final.
Étapes pour calculer correctement Wp et Wn
- Choisir le matériau ou le modèle technologique : silicium, germanium, GaAs ou données extraites du PDK.
- Renseigner μn et μp : utilisez si possible des mobilités effectives de la technologie cible.
- Fixer la largeur connue : soit Wn, soit Wp, selon votre cas de départ.
- Conserver ou définir L : souvent, la longueur minimale de la technologie est utilisée pour les portes rapides.
- Calculer le ratio : ratio = μn / μp.
- Déduire la largeur complémentaire : Wp = Wn × ratio, ou Wn = Wp / ratio.
- Appliquer une marge si nécessaire : par exemple +5 % à +15 % sur Wp pour compenser une asymétrie mesurée.
- Vérifier en simulation : tPHL, tPLH, consommation, marge de bruit, slew et corner analysis.
Interpréter le résultat du calculateur
Le calculateur ci-dessus renvoie plusieurs indicateurs utiles. D’abord, il affiche le ratio μn/μp. Ensuite, il déduit la largeur manquante à partir de la largeur de référence. Enfin, il calcule des coefficients relatifs de force βn et βp sous la forme normalisée μ × (W/L). Comme le facteur Cox est identique et omis volontairement, on peut comparer directement les deux côtés. Si βn et βp sont proches, votre sizing initial est cohérent pour un premier jet.
Le graphe permet aussi de visualiser la différence entre les dimensions physiques et la force électrique relative. C’est un point souvent mal compris par les débutants : un PMOS peut être beaucoup plus large qu’un NMOS tout en délivrant une force comparable, simplement parce que sa mobilité intrinsèque est plus faible.
Facteurs qui modifient le ratio théorique
- Tension de seuil : si Vth,n et |Vth,p| sont très différents, l’équilibre du courant sera modifié.
- Régime de vitesse saturée : à champs élevés, le courant n’évolue plus exactement comme en modèle long canal.
- Résistances parasites : contacts, source/drain, interconnexions locales.
- Effets thermiques : la mobilité diminue avec la température, mais pas toujours de manière identique selon la structure.
- Charge réelle : un fan-out élevé ou une interconnexion longue peut changer l’optimum de timing.
- Contraintes de layout : grilles de placement, quantification par fingers, nombre d’ailettes en FinFET.
- Objectif de conception : équilibre des délais, consommation minimale, front montant prioritaire, robustesse au bruit, etc.
Bonnes pratiques de dimensionnement
En environnement industriel, on commence rarement “à l’aveugle”. On part d’une valeur guide issue du PDK, d’une bibliothèque existante ou d’un benchmark interne. Ensuite, on ajuste par simulation. Quelques réflexes sont particulièrement utiles :
- utiliser la même longueur L pour PMOS et NMOS lorsqu’on vise une comparaison simple ;
- conserver un ratio logique cohérent dans toutes les cellules de base ;
- vérifier les résultats à température élevée et sur plusieurs corners de process ;
- mesurer séparément tPLH et tPHL ;
- ne pas surdimensionner inutilement, car une largeur trop grande augmente la capacité d’entrée et la charge vue par l’étage précédent.
Exemple complet de calcul
Supposons une porte simple en silicium avec les paramètres suivants :
- μn = 1350 cm²/Vs
- μp = 480 cm²/Vs
- Wn = 0,80 µm
- L = 0,18 µm
- facteur de marge PMOS = 1,05
Le ratio de mobilité vaut 1350 / 480 = 2,8125. Sans marge, on obtiendrait :
Wp = 0,80 × 2,8125 = 2,25 µm environ
Avec une marge de 5 %, on passe à :
Wp corrigé = 2,25 × 1,05 = 2,36 µm environ
Le rapport W/L devient alors :
- NMOS : 0,80 / 0,18 = 4,44
- PMOS : 2,36 / 0,18 = 13,11
En force normalisée :
- βn relatif ≈ 1350 × 4,44 = 5994
- βp relatif ≈ 480 × 13,11 = 6293
Le PMOS est donc volontairement un peu plus fort, ce qui peut être souhaitable si le design montre des fronts montants légèrement plus faibles ou si la charge est asymétrique.
Références académiques et institutionnelles
Pour approfondir la physique des transistors, les mobilités et la conception CMOS, voici des ressources reconnues :
- NIST.gov – Semiconductor and Microelectronics Standards
- MIT.edu – Integrated Microelectronic Devices
- Purdue.edu – Introduction to MOSFET Devices
Conclusion
Le calcul de Wp et Wn semiconducteur est un point d’entrée essentiel vers le design numérique et analogique sur MOS. La relation Wp/Wn ≈ μn/μp reste l’outil analytique le plus rapide pour obtenir un sizing initial intelligent. Elle explique pourquoi, en silicium, le PMOS est généralement plus large que le NMOS. Toutefois, dans une technologie moderne, la valeur optimale dépend aussi du process, des modèles compacts, de la température, des effets de champ élevé et de l’objectif précis de la cellule. La bonne méthode consiste donc à utiliser ce calculateur pour une première estimation rigoureuse, puis à confirmer le résultat dans votre environnement de simulation.
Note : les valeurs numériques de mobilité et les plages de ratios présentées ici sont des ordres de grandeur d’ingénierie à 300 K, utiles pour le pré-dimensionnement et la pédagogie. Les valeurs finales doivent toujours être validées avec les modèles du fondeur et les corners PVT de la technologie ciblée.